module lab4and5(mdata, mclock, mreset, msel1, mld1, mld2, mld3, mld4, mld5, mld6);
input mdata, mclock, mreset, msel1;
output mld1, mld2, mld3, mld4, mld5, mld6;

wire wstartbit, wonebit, wzerobit;
	lab4 l41(mdata, mclock, mreset, wstartbit, wonebit, wzerobit);
	lab5 l51(mclock, mreset, wonebit, wzerobit, wstartbit, msel1, mld1, mld2, mld3, mld4, mld5, mld6); 

endmodule